Projektowanie sterowników logicznych opisanych diagramami maszyny stanowej UML
Wariant tytułu
Logic controllers design from UML state machine diagrams
Autor
Bazydło, Grzegorz
Adamski, Marian
Opublikowane w
Czasopismo Techniczne. Informatyka
Numeracja
R. 105, Z. 24, 1-I
Data wydania
2008
Miejsce wydania
Kraków
Wydawca
Wydawnictwo PK
Język
polski
Abstrakt
W artykule przedstawiono nową metodę projektowania sterowników logicznych realizowanych w sposób układowy w strukturach FPGA z wykorzystaniem języka Verilog i programów profesjonalnych do symulacji i syntezy logicznej. Modelem behawioralnym programu sterownika jest diagram maszyny stanowej UML 2.1.2. Formalnym modelem strukturalnym jest hierarchiczna sieć współpracujących ze sobą automatów cyfrowych.
The paper presents a new design method for logic controllers, which are implemented as digital circuit in Field Programmable Gate Arrays (FPGA) by means of hardware description language Verilog and professional tools for simulation and logic synthesis. The UML 2.1.2 state machine diagram is used as an initial behavioral model. The formal structured design model is based on hierarchical network of collaborated Finite State Machines.
Klasyfikacja PKT
410000 Informatyka
Wydział
Zbiory cyfrowe BPK
Licencja
Licencja PK. Brak możliwości edycji i druku.
Prawa dostępu
Zasób dostępny dla wszystkich
Na stronie wykorzystywane są pliki cookie, bądź podobne rozwiązania. Aby poznać szczegóły zapoznaj się z polityką prywatności.