Projektowanie sterowników logicznych opisanych diagramami maszyny stanowej UML

Type: Article

Number of downloads: 5704

Download resource

PDF

Cite

Title: Projektowanie sterowników logicznych opisanych diagramami maszyny stanowej UML
Variant of the title: Logic controllers design from UML state machine diagrams
Author: Bazydło, Grzegorz

Adamski, Marian
Published in: Czasopismo Techniczne. Informatyka
Numbering: R. 105, Z. 24, 1-I
Release date: 2008
Place of publication: Kraków
Publisher: Wydawnictwo PK
Language: Polish
Abstract: W artykule przedstawiono nową metodę projektowania sterowników logicznych realizowanych w sposób układowy w strukturach FPGA z wykorzystaniem języka Verilog i programów profesjonalnych do symulacji i syntezy logicznej. Modelem behawioralnym programu sterownika jest diagram maszyny stanowej UML 2.1.2. Formalnym modelem strukturalnym jest hierarchiczna sieć współpracujących ze sobą automatów cyfrowych.

The paper presents a new design method for logic controllers, which are implemented as digital circuit in Field Programmable Gate Arrays (FPGA) by means of hardware description language Verilog and professional tools for simulation and logic synthesis. The UML 2.1.2 state machine diagram is used as an initial behavioral model. The formal structured design model is based on hierarchical network of collaborated Finite State Machines.
PKT classification: 410000 Informatyka
Department: Zbiory cyfrowe BPK
License: Licencja PK. Brak możliwości edycji i druku.
Access rights: Zasób dostępny dla wszystkich